FPGA 开发 - YY分享

admin 于 2020年09月05日发表在 FPGA 开发，2857次阅读，暂无评论

Verilog HDL仿真基础框图：

admin 于 2020年08月29日发表在 FPGA 开发，3687次阅读，暂无评论

Verilog HDL基本语法框图：

admin 于 2020年08月15日发表在 FPGA 开发，4986次阅读，暂无评论

查看verilog仿真波形：

johncheapon 于 2017年07月23日发表在 FPGA 开发，4686次阅读，暂无评论

UART差不多是最简单的通信协议，非常适合用来练习FPGA编程。

笔者根据UART协议，尝试按照自己的思路去写一个UART发送功能模块，波特率完全固定，无奇偶校验，数据位为固定的8bit。这算是最简单的通信了，但笔者从构思到RTL实现还是花了约两个小时才完成。

状态机（FSM）在verilogHDL数字逻辑设计中用的很多，但笔者采用了便于理解的计数器的方式，其核心部分无非是一个比特计数器和一个帧计数器，其余的逻辑所做的就是在适当的时刻控制它们增减，非常容易读懂。

这个模块笔者已在FPGA中完成验证，在SecureCRT或MiniCom中能打印"HELLO"

johncheapon 于 2017年07月18日发表在 FPGA 开发，4329次阅读，1 条评论

本文以赛普拉斯公司的FM16W08为例，用VerilogHDL语言设计了一个FRAM读写模块，并成功在Modelsim环境中进行了单字节的读写验证。

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